噪声、退相干与量子纠错：为什么量子计算机这么难造 · 量子计算入门

8.1 噪声是量子计算的头号敌人

第 2 章提到，量子态极其脆弱。在真实硬件上，有三类主要错误：

错误类型	含义	类比
比特翻转	\|0⟩ 意外变成 \|1⟩，或反过来	内存里的 bit 被宇宙射线打翻
相位翻转	\|+⟩ 意外变成 \|−⟩，相对相位错了	普通经典 bit 没有这项信息
泄漏与读出错误	量子比特跑到别的能级，或测量读错	硬件故障

衡量衰减速率的两个指标：

T1（能量弛豫时间）：能级布居趋向平衡的时间常数。低温、近似指数衰减时，初始激发态布居在 t=T1 时约剩 1/e，而不是每个比特都在 T1 时刻突然失效；
T2（相干时间）：相干项衰减的时间常数，反映相位关系逐渐丢失。

在常用的马尔可夫、指数衰减二能级模型中，1/T2=1/(2T1)+1/Tφ，因此 T2≤2T1；Tφ 是纯退相干时间。不同测量协议得到的 T2*、回波 T2 不宜直接混比。门时长也要区分单比特、双比特与读出：超导单比特门可在几十纳秒量级，双比特门往往更长；离子阱门时长依实现而异。真正重要的是相干时间、操作速度与操作错误共同构成的预算，不是仅看一个「寿命」。

8.2 错误率有多高，为什么是大问题

门错误率没有脱离测试口径的统一「最佳值」：单门、同时门、读出、泄漏，以及全芯片平均和挑选最佳比特对，测量的是不同能力。

先做一个独立随机错误玩具模型：假设每个门以概率 p 独立发生错误，G 个门中至少一次错误的概率是 1-(1-p)^G。若 p=0.001、G=1000，结果约为 63.2%。这说明小错误会积累，但不等于真实算法答案出错率：某些错误不影响观测量，相关错误与相干误差又可能使结果更糟，不能把门保真度连乘当作可靠预测。

对大规模算法，应从允许的总失败概率倒推逻辑错误预算。例如 M 个逻辑故障机会、每处错误概率不超过 pL，可用并集上界 MpL 粗略分配预算；若 M=10⁸ 且容许总失败率 1%，则要求 pL 约不高于 10⁻¹⁰。这是指定条件下的预算示例，不是所有有用算法的统一门槛。硬件改进与纠错要共同降低成本。

8.3 NISQ：「含噪声中等规模」描述什么

2018 年，物理学家 John Preskill 提出 NISQ（Noisy Intermediate-Scale Quantum） 这个词，用来描述当时及之后一段时间的量子计算机：

拥有一定规模的物理量子比特，但「中等规模」不是永久固定的比特数范围；
噪声尚未被大规模容错机制充分压低；
可可靠执行的线路深度和采样任务受噪声限制。

NISQ 适合科研、特定采样实验与混合算法探索。称某系统已进入早期容错阶段，应看具体逻辑存储、逻辑门和失败率证据，而非仅按发布年份划分。

误差缓解不等于纠错。零噪声外推、概率误差抵消等方法利用额外运行和经典处理估计较少偏差的结果，并不让运行中的量子态持续受到逻辑保护；采样开销可能很大，也不能凭此保证任意深度线路可容错运行。

8.4 量子纠错：用很多「坏」比特造一个「好」比特

经典纠错的启发

你熟悉的 ECC 内存、RAID 磁盘阵列，核心思想都是冗余：用多出来的位检查和纠正错误。最简单的是重复码：

存 0 → 写成 000
存 1 → 写成 111
读的时候取多数：010 → 0，110 → 1

量子纠错面临的三大困难

不可克隆：不能把未知量子态复制三份；
测量会破坏状态：直接测量数据比特来检查错误，叠加就塌缩了；
错误是连续的：不只有翻转，还有各种微小的相位偏移。

量子纠错的巧妙解法

量子纠错码用纠缠把 1 个量子比特的信息「分散」存在多个物理比特里，然后用额外的辅助比特（测量比特）去测量「比特之间的关系」（叫做症状，syndrome），而不是测量数据本身。

这就像：

你不打开三个保险箱看里面是什么，只去比较「1 号和 2 号是否一样」「2 号和 3 号是否一样」。这样既能发现哪个箱子出了错，又不会泄露箱子里的内容。

具体看三比特位翻转码：把 (α|0⟩+β|1⟩)|00⟩ 编成 α|000⟩+β|111⟩，不是复制出 (α|0⟩+β|1⟩) 的三份独立副本。测量相邻奇偶关系 Z₁Z₂、Z₂Z₃，约定「相同」记 0、「不同」记 1。在至多一个 X 错误且检查理想时，症状与纠正为：

症状	判断	纠正
00	无位翻转	不操作
10	第 1 位翻转	X₁
11	第 2 位翻转	X₂
01	第 3 位翻转	X₃

例如 X₁ 把编码态变成 α|100⟩+β|011⟩；两部分的症状都是 10，所以检查只揭示错误位置，不揭示 α、β，再作用 X₁ 可恢复。这个码不能纠正相位错误：Z₁ 会改变两项相对相位却不改变上述症状。保护一般量子信息需要兼顾位与相位错误，并重复处理检查本身的噪声。

多个物理比特共同编码的计算单元叫做逻辑量子比特（logical qubit）；它是否比物理比特可靠，需要实验或噪声模型验证，而非一编码就自动成立。

8.5 表面码与阈值定理

目前最受关注的纠错码之一是表面码（surface code）：把物理比特排成二维网格，数据比特和测量比特交错排列，只需要相邻比特之间相互作用，非常适合芯片实现。

码距 d 是造成不可检测非平凡逻辑操作所需的最小物理错误权重。理想编码与检查条件下，距离 d 的码可纠正至多 ⌊(d-1)/2⌋ 个任意比特位置上的错误；实际有噪声的反复检查则要看时空错误链、解码与相关噪声。旋转表面码的一个常见存储块用 d² 个数据比特和 d²-1 个测量比特，但这不包含完整逻辑处理器的全部配套资源。

阈值定理说明：在所需噪声假设和容错构造成立、物理错误足够低时，增加编码资源可把逻辑错误率压得任意小，带来资源开销。常见表面码模型中会得到百分之一量级的阈值，但 1% 不是物理常数，它取决于错误模型、操作集合、码与 decoder。低于适用阈值时增大码距可产生指数抑制；相关错误、泄漏或未建模噪声可能破坏这种趋势，不能无限外推一小段实验曲线。

8.6 里程碑：Google Willow 的「低于阈值」

Google 的 Willow 表面码论文 [R3] 于 2024 年 12 月在线发表，刊于《自然》2025 年卷期。应把芯片、实验用量与任务区分开：

105 比特芯片上的码距 7 存储实验，核心是 49 个数据比特 + 48 个测量比特 = 97 个，再加 4 个泄漏移除比特，共 101 个实验用比特，保护的是一个逻辑存储比特；
比较码距 3、5、7，采用神经网络 decoder 时，每增加 2，逻辑每周期错误率的抑制因子 Λ=2.14±0.02；码距 7 的错误率为 0.143%±0.003%/cycle；
逻辑存储寿命是其中最佳物理比特的 2.4±0.3 倍。这是低于表面码阈值的扩展证据，不是所有量子纠错实验的「首次」，也不是已经运行大规模容错算法。

另一个容易误读的结果来自另一台 72 比特设备的码距 5 实时解码实验：纠错周期约 1.1 μs，平均解码延迟却为 63±17 μs。两者不矛盾，就像流式服务的单请求延迟可以大于请求到达间隔：多块并行与流水线让吞吐量跟上输入。实验范围内延迟不随运行长度持续增长，表示没有不断累积的积压，而不是任何时刻都零排队。该结果不代表完整实时反馈已实现；需要反馈的逻辑操作仍要把解码、通信和控制延迟计入关键路径。

8.7 纠错的代价：物理比特 vs 逻辑比特

预算项	必须给出的条件
逻辑比特数与门数	算法、输入规模、精度和目标失败率
码距与物理开销	物理噪声、码型、连接结构、解码器及逻辑错误目标
存储与操作资源	数据块之外的路由、辅助比特、逻辑门与特殊态制备
运行时间	纠错周期、逻辑深度、并行度及经典反馈关键路径

物理/逻辑比特比例不是固定换算率。qLDPC 码可在某些条件下降低编码开销，但可能需要更复杂的连接和解码，不能宣称必然节省 90%。IBM 官方路线图 [R4] 将 Starling 的 2029 年、200 个逻辑比特与 1 亿次门操作，以及 Blue Jay 的 2033 年及以后、2000 个逻辑比特与 10 亿次门操作列为规划目标，不是已交付性能，核验日期为 2026 年 10 月 27 日。

8.8 从纠错存储到能跑算法，还差什么

一条检查链是：可靠逻辑存储 → 多逻辑比特门 → 通用容错门集 → 有完整预算的算法，各步都需单独验证，不能画等号。存住一个逻辑比特不意味着能在多个逻辑比特之间可靠运算。常见架构中，较易实现的 Clifford 门还不足以通用计算，需要非 Clifford 资源，通常涉及魔态制备、蒸馏或其他实现途径；「魔态工厂」可能占据大量空间和时间。

还需把测量、decoder 和反馈接入可持续运行的控制系统，并验证逻辑门错误、相关失效、产态吞吐和算法总失败率。对云工程师而言，纠错存储演示像是验证了可靠存储模块，不等于已经交付有完整指令集、调度器与服务保障的服务器。

本章小结

T1/T2 是衰减时间常数，门错误还需区分类型、测试口径和相关性。
量子纠错测量症状而非未知逻辑信息；三比特位翻转码只是入门例子。
阈值依赖码、噪声模型及 decoder，1% 不是普适常数。
Willow 给出单逻辑存储的低于阈值扩展证据；实时解码要区分吞吐与延迟。
误差缓解不等于纠错；逻辑存储不等于通用容错计算。